Hûnderten prosessen binne nedich om te draaien awafelyn in semiconductor. Ien fan 'e wichtichste prosessen isetsen- dat is, snijden fyn circuit patroanen op 'ewafel. It sukses fan deetsenproses hinget ôf fan it behear fan ferskate fariabelen binnen in set distribúsje berik, en elk ets apparatuer moat wurde taret op in operearje ûnder optimale omstannichheden. Us etsproses-yngenieurs brûke geweldige produksjetechnology om dit detaillearre proses te foltôgjen.
SK Hynix News Center ynterviewde leden fan 'e Icheon DRAM Front Etch, Middle Etch, en End Etch technyske teams om mear te learen oer har wurk.
Etch: In reis nei ferbettering fan produktiviteit
Yn semiconductor fabrikaazje ferwiist etsen nei snijpatroanen op tinne films. De patroanen wurde spuite mei plasma om de definitive skets fan elke prosesstap te foarmjen. It haaddoel is om krekte patroanen perfekt te presintearjen neffens de yndieling en unifoarme resultaten te behâlden ûnder alle omstannichheden.
As problemen foarkomme yn it ôfsettings- of fotolitografyske proses, kinne se oplost wurde troch selektyf ets (Etch) technology. As der lykwols wat mis giet by it etsproses, kin de situaasje net weromdraaid wurde. Dit komt om't itselde materiaal net kin wurde ynfolle yn it gravearre gebiet. Dêrom, yn 'e semiconductor fabrikaazje proses, etsen is krúsjaal om te bepalen de totale opbringst en produkt kwaliteit.
It etsproses omfettet acht stappen: ISO, BG, BLC, GBL, SNC, M0, SN en MLM.
Earst ets it ISO (Isolaasje) poadium (Etch) silisium (Si) op 'e wafel om it aktive selgebiet te meitsjen. De BG (Buried Gate) poadium foarmet de rige adres line (Word Line) 1 en de poarte foar it meitsjen fan in elektroanysk kanaal. Dêrnei makket it BLC (Bit Line Contact) poadium de ferbining tusken de ISO en de kolom adres line (Bit Line) 2 yn it selgebiet. De GBL (Peri Gate + Cell Bit Line)-poadium sil tagelyk de selkolomadresrigel en de poarte yn 'e perifery 3 oanmeitsje.
De SNC (Storage Node Contract) poadium bliuwt de ferbining te meitsjen tusken it aktive gebiet en it opslachknooppunt 4. Ferfolgens foarmet de M0 (Metal0) poadium de ferbiningspunten fan 'e perifeare S / D (Storage Node) 5 en de ferbiningspunten tusken de kolom adres line en de opslach node. De SN (Storage Node) poadium befêstiget de ienheidskapasiteit, en de folgjende MLM (Multi Layer Metal) poadium skept de eksterne stroomfoarsjenning en ynterne bedrading, en it hiele ets (Etch) engineering proses is foltôge.
Jûn dat ets (Etch) technici binne benammen ferantwurdlik foar it patroan fan semiconductors, de DRAM ôfdieling is ferdield yn trije teams: Front Etch (ISO, BG, BLC); Middle Etch (GBL, SNC, M0); End Etch (SN, MLM). Dizze teams binne ek ferdield neffens produksjeposysjes en apparatuerposysjes.
Manufacturing posysjes binne ferantwurdlik foar it behearen en ferbetterjen fan ienheid produksje prosessen. Manufacturing posysjes spylje in heul wichtige rol by it ferbetterjen fan opbringst en produktkwaliteit troch fariabele kontrôle en oare maatregels foar produksjeoptimalisaasje.
Apparatuerposysjes binne ferantwurdlik foar it behearen en fersterkjen fan produksjeapparatuer om problemen te foarkommen dy't kinne foarkomme tidens it etsproses. De kearnferantwurdlikens fan apparatuerposysjes is om de optimale prestaasjes fan apparatuer te garandearjen.
Hoewol de ferantwurdlikheden dúdlik binne, wurkje alle teams nei in mienskiplik doel - dat is, om produksjeprosessen en relatearre apparatuer te behearjen en te ferbetterjen om de produktiviteit te ferbetterjen. Dêrta dielt elk team aktyf har eigen prestaasjes en gebieten foar ferbettering, en wurket gear om saaklike prestaasjes te ferbetterjen.
Hoe kinne jo omgean mei de útdagings fan miniaturisaasjetechnology
SK Hynix begon massaproduksje fan 8Gb LPDDR4 DRAM-produkten foar 10nm (1a) klasseproses yn july 2021.
Semiconductor ûnthâld circuit patroanen binne ynfierd it 10nm tiidrek, en nei ferbetterings, in inkele DRAM kin plak foar likernôch 10,000 sellen. Dêrom, sels yn it etsproses, is de prosesmarge net genôch.
As de foarme gat (Hole) 6 is te lyts, it kin ferskine "unopened" en blokkearje it legere diel fan 'e chip. Derneist, as it foarme gat te grut is, kin "brêge" foarkomme. As de kleau tusken twa gatten net genôch is, komt "brêge" foar, wat resulteart yn ûnderlinge adhesionproblemen yn folgjende stappen. As semiconductors hieltyd mear ferfine wurde, krimpt it berik fan gatgrutte wearden stadichoan, en dizze risiko's sille stadichoan wurde elimineare.
Foar it oplossen fan de boppesteande problemen, ets technology saakkundigen fierder te ferbetterjen it proses, ynklusyf wizigjen fan it proses resept en APC7 algoritme, en yntrodusearje nije ets technologyen lykas ADCC8 en LSR9.
As de behoeften fan klanten mear ferskaat wurde, is in oare útdaging ûntstien - de trend fan produksje fan meardere produkten. Om oan sokke klantbehoeften te foldwaan, moatte de optimalisearre prosesbetingsten foar elk produkt apart ynsteld wurde. Dit is in heul spesjale útdaging foar yngenieurs, om't se massaproduksjetechnology moatte meitsje moatte foldwaan oan 'e behoeften fan sawol fêststelde betingsten as ferskaat oan betingsten.
Dêrta yntrodusearre Etch-yngenieurs de "APC-offset"10-technology om ferskate derivaten te behearjen basearre op kearnprodukten (Core Products), en fêstige en brûkten it "T-index systeem" om ferskate produkten wiidweidich te behearjen. Troch dizze ynspanningen is it systeem kontinu ferbettere om te foldwaan oan 'e behoeften fan produksje fan meardere produkten.
Post tiid: Jul-16-2024